站長資訊網(wǎng)12月11日消息，據(jù)外媒報道，在今年的IEEE國際電子設(shè)備會議(IEDM)上，芯片巨頭英特爾發(fā)布了2019年到2029年未來十年制造工藝擴展路線圖，包括2029年推出1.4納米制造工藝。
2029年1.4納米工藝
英特爾預(yù)計其制造工藝節(jié)點技術(shù)將保持2年一飛躍的節(jié)奏，從2019年的10納米工藝開始，到2021年轉(zhuǎn)向7納米EUV(極紫外光刻)，然后在2023年采用5納米，2025年3納米，2027年2納米，最終到2029年的1.4納米。這是英特爾首次提到1.4納米工藝，相當于12個硅原子所占的位置，因此也證實了英特爾的發(fā)展方向。
或許值得注意的是，在今年的IEDM大會上，有些演講涉及的工藝尺寸為0.3納米的技術(shù)，使用的是所謂的“2D自組裝”材料。盡管不是第一次聽說這樣的工藝，但在硅芯片制造領(lǐng)域，卻是首次有人如此提及。顯然，英特爾(及其合作伙伴)需要克服的問題很多。
技術(shù)迭代和反向移植
在兩代工藝節(jié)點之間，英特爾將會引入+和++工藝迭代版本，以便從每個節(jié)點中提取盡可能多的優(yōu)化性能。唯一的例外是10納米工藝，它已經(jīng)處于10+版本階段，所以我們將在2020年和2021年分別看到10++和10+++版本。英特爾相信，他們可以每年都做到這一點，但也要有重疊的團隊，以確保一個完整的工藝節(jié)點可以與另一個重疊。
英特爾路線圖的有趣之處還在于，它提到了“反向移植”(back porting)。這是在芯片設(shè)計時就要考慮到的一種工藝節(jié)點能力。盡管英特爾表示，他們正在將芯片設(shè)計從工藝節(jié)點技術(shù)中分離出來，但在某些時候，為了開始在硅中布局，工藝節(jié)點過程是鎖定的，特別是當它進入掩碼創(chuàng)建時，因此在具體實施上并不容易。
不過，路線圖中顯示，英特爾將允許存在這樣一種工作流程，即任何第一代7納米設(shè)計可以反向移植到10++版本上，任何第一代5納米設(shè)計可以反向移植到7++版本上，然后是3納米反向移植到5++，2納米反向移植到3++上，依此類推。有人可能會說，這個路線圖對日期的限定可能不是那么嚴格，我們已經(jīng)看到英特爾的10納米技術(shù)需要很長時間才成熟起來，因此，期望公司在兩年的時間里，在主要的工藝技術(shù)節(jié)點上以一年速度進行更新的節(jié)奏前進，似乎顯得過于樂觀。
請注意，當涉及到英特爾時，這并不是第一次提到“反向移植”硬件設(shè)計。由于英特爾10納米工藝技術(shù)目前處于延遲階段，有廣泛的傳聞稱，英特爾未來的某些CPU微體系結(jié)構(gòu)設(shè)計，最終可能會使用非常成功的14納米工藝。
研發(fā)努力
通常情況下，隨著工藝節(jié)點的開發(fā)，需要有不同的團隊負責每個節(jié)點的工作。這副路線圖說明，英特爾目前正在開發(fā)其10++優(yōu)化以及7納米系列工藝。其想法是，從設(shè)計角度來看，+版每一代更新都可以輕松實現(xiàn)，因為這個數(shù)字代表了完整的節(jié)點優(yōu)勢。
有趣的是，我們看到英特爾的7納米工藝基于10++版本開發(fā)，而英特爾認為未來的5納米工藝也會基于7納米工藝的設(shè)計，3納米基于5納米設(shè)計。毫無疑問，每次+/++迭代的某些優(yōu)化將在需要時被移植到未來的設(shè)計中。
在這副路線圖中，我們看到英特爾的5納米工藝目前還處于定義階段。在這次IEDM會議上，有很多關(guān)于5納米工藝的討論，所以其中有些改進(如制造、材料、一致性等)最終將被應(yīng)用于英特爾的5納米工藝中，這取決于他們與哪些設(shè)計公司合作(歷史上是應(yīng)用材料公司)。
除了5納米工藝開發(fā)，我們還可以看看英特爾的3納米、2納米以及1.4納米工藝藍圖，該公司目前正處于“尋路”模式中。展望未來，英特爾正在考慮新材料、新晶體管設(shè)計等。同樣值得指出的是，基于新的路線圖，英特爾顯然仍然相信摩爾定律。
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