站長資訊網(wǎng)11 月 24 日消息，今日，EDA(集成電路設(shè)計工具)智能軟件和系統(tǒng)企業(yè)芯華章正式發(fā)布四款擁有自主知識產(chǎn)權(quán)的數(shù)字驗證 EDA 產(chǎn)品，以及統(tǒng)一底層框架的智 V 驗證平臺。
芯華章表示，本次發(fā)布的平臺及產(chǎn)品，在實現(xiàn)多工具協(xié)同、降低 EDA 使用門檻的同時，提高芯片整體驗證效率。它們分別具備以下優(yōu)勢：
智 V 驗證平臺（FusionVerify Platform）
由邏輯仿真、形式驗證、智能驗證、FPGA 原型驗證系統(tǒng)和硬件仿真系統(tǒng)在內(nèi)的五大產(chǎn)品系列，和智能編譯、智能調(diào)試以及智能驗證座艙等三大基座組成。
智 V 驗證平臺具備統(tǒng)一的調(diào)試系統(tǒng)、編譯系統(tǒng)、智能分割技術(shù)、豐富的場景激勵源、統(tǒng)一的云原生軟件架構(gòu)，能融合不同的工具技術(shù)，對各類設(shè)計與不同的場景需求，提供定制化的全面驗證解決方案，解決當前產(chǎn)業(yè)面臨的點工具各自為政的兼容性挑戰(zhàn)，以及數(shù)據(jù)碎片化導致的驗證效率挑戰(zhàn)。智 V 驗證平臺能有效提高驗證效率與方案的易用性，并帶來點工具無法提供的驗證效益。
樺捷（HuaPro-P1）—— 高性能 FPGA 原型驗證系統(tǒng)
基于 FPGA 硬件和擁有自主知識產(chǎn)權(quán)的全流程軟件，可幫助 SoC/ASIC 芯片客戶實現(xiàn)設(shè)計原型的自動綜合、分割、優(yōu)化、布線和調(diào)試，可自動化實現(xiàn)智能設(shè)計流程，有效減少用戶人工投入、縮短芯片驗證周期，為系統(tǒng)驗證和軟件開發(fā)提供大容量、高性能、自動實現(xiàn)、可調(diào)試、高可用的新一代智能硅前驗證系統(tǒng)。
穹鼎（GalaxSim-1.0）—— 國內(nèi)領(lǐng)先的數(shù)字仿真器
使用新的軟件構(gòu)架提供多平臺支持，支持不同的處理器計算平臺，如 X86、ARM 等，并且已在多個基于 ARM 平臺的國產(chǎn)構(gòu)架上測試通過?？山Y(jié)合芯華章的穹景 GalaxPSS 智能驗證系統(tǒng)的通用調(diào)試器和通用覆蓋率數(shù)據(jù)庫，穹鼎仿真器能夠高效地配合其他驗證工具，提供統(tǒng)一的數(shù)據(jù)接口。支持 IEEE1800 SystemVerilog 語法、IEEE1364 Verilog 語法，以及 IEEE1800.2 UVM 方法學，在語義解析、仿真行為、時序模型上，已達到主流商業(yè)仿真器水平。
穹景（GalaxPSS）—— 新一代智能驗證系統(tǒng)
基于 Accellera PSS 標準和高級驗證方法學的融合，針對目前和將來復雜驗證場景，自動生成場景，降低對工程師手工編寫場景的經(jīng)驗依賴，為芯片產(chǎn)生更多高效的測試場景和測試激勵，提高驗證的場景覆蓋率和完備性。PSS 生成的代碼具備可移植性，可以確保適用在軟件仿真、硬件仿真、FPGA 原型驗證，甚至系統(tǒng)驗證上，提供從單一平臺驗證到多平臺交互驗證。
穹瀚（GalaxFV）—— 國內(nèi) EDA 領(lǐng)域率先基于字級建模的可擴展形式化驗證工具
采用高性能字級建模(Word-Level Modeling)方法構(gòu)建，具備高性能表現(xiàn)、高度可擴展性、友好的拓展接口，在模型上已達到國際先進水平。搭載了高并發(fā)高性能求解器、智能調(diào)度算法引擎以及專用斷言庫，可在充分利用算力，提高并行效率的同時，有效提高易用性和使用效率，為形式化驗證應用于產(chǎn)業(yè)降低了門檻。
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